오늘날 우리가 사용하는 스마트폰, AI 디바이스, 데이터 센터의 핵심 반도체는 점점 더 작고, 더 빠르고, 더 전력 효율적이어야 합니다. 이를 가능하게 만드는 중요한 기술 중 하나가 바로 GAA(Gate-All-Around) 공정입니다. 이번 글에서는 GAA 공정이 무엇인지, 왜 중요한지, 그리고 우리의 삶에 어떤 영향을 미칠지 알기 쉽게 설명드리겠습니다.1. GAA 공정이란?GAA는 "Gate-All-Around"의 약자로, 트랜지스터의 게이트가 채널을 360도 감싸는 차세대 반도체 구조입니다. 기존의 FinFET 공정과 달리 GAA는 채널을 모든 방향에서 완전히 제어하여 더 낮은 전력 소모와 더 높은 성능을 제공합니다.GAA의 구조채널: 전류가 흐르는 길.게이트: 전류 흐름을 제어하는 스위치 역할.G..

CTS ? - Chip 전체에 걸쳐 clock 신호를 알맞게 분배 - 각각 다른 위치에 있는 모든 FF이 하나처럼 동작하도록 하기 위함 - clock tree에는 보통 inverter쌍을 사용한다. inverter는 duty를 보상해줌 ( buffer는 delay가 쌓여 사용하지 않는다) - variation 때문에 CTS cell은 최소한으로 넣어야한다. - CTS의 종착역인 FF의 clock pin을 sink pin이라 함 CTS cell이 최소한으로 들어가는 대신 라우팅이 길어지면 noise 문제에 취약해진다. * 라우팅이 짧아지면 congestion 문제와 short 문제가 생긴다. CTS 단계 1) clock source와 FF의 clk pin 사이에 있는 physical 요소들을 계산하여 ti..

[Setup Time & Hold Time] 1) Setup Time - 상승(하강)edge 전, 입력으로 받아들이는데 필요한 최소 시간 - Switching이 일어나기 전까지 입력이 정확히 인식되는데 필요한 최소 유지 시간을 말합니다. 즉 Data의 파형이 High인지 Low인지를 판별하는데 필요한 최소 시간을 의미합니다. 2) Hold Time - 상승(하강)edge 후, 출력으로 유지하기위해 필요한 최소 시간 - Switching이 일어난 후 상태의 변화가 정확히 인식되도록 필요한 최소 시간을 말합니다. 즉, 판별된 결과가 유지되어야 하는 최소 시간을 의미합니다. 3) Setup Time과 Hold Time을 만족시키지 않을 때의 문제점 - 정상 동작을 하지 못하게 됩니다. 요구하는 setup ti..

Latch는 level sensitive(level trigger) 소자이며 비동기식이다. flip-flop은 edge sensitive( edge trigger)소자이며 synchronous이다. 이 두 logic은 sequential circuit인데 이는 입력 및 현재 상태에 따라 출력 및 다음 상태가 결정되는 논리회로를 의미한다. 이 sequential circuit을 구성하기 위해서 래치와 플립플롭이 기억소자로 동작하며 unit을 이룬다. Latch Flip-Flop 작동방식 asynchronous synchronous 입출력 Level Sensitive Edge Sensitive 속도 빠름(Clk X) 상대적으로 느림 transparent 특성을 가져 단독으로 사용하기 어려운 소자는 Latch..

Target Library (타겟 라이브러리): "Target Library"는 ASIC 설계 시에 사용되는 라이브러리로, ASIC 디자인이 목표로 하는 특정 타겟 공정과 기술 노드에 맞게 제작된 라이브러리를 의미합니다. 이 라이브러리에는 해당 ASIC의 논리 게이트, 플립플롭, 래치 등과 같은 기본 논리 요소들의 물리적인 특성 정보가 포함되어 있습니다. Target Library는 반도체 제조 업체가 제공하며, ASIC 설계를 위해 필요한 최적화된 논리 요소들을 포함하고 있습니다. 따라서, 이 라이브러리를 사용하여 ASIC를 더욱 효율적으로 설계하고 최종적으로 제조하는 데 도움이 됩니다. Link Library (링크 라이브러리): "Link Library"는 소프트웨어 개발과 관련하여 사용되는 라이브..

DEF (Design Exchange Format): DEF는 ASIC 설계에서 물리적인 레이아웃 정보를 포함하는 파일 형식입니다. 이 파일은 회로의 배치 및 라우팅 정보를 나타내며, 디자인 데이터를 물리적인 위치와 크기로 변환하는 데 사용됩니다. 레이아웃 도구들은 DEF 파일을 입력으로 사용하여 디지털 회로의 물리적인 배치와 라우팅을 구성하고, 실제 반도체 칩을 제조할 때 필요한 정보를 추출합니다. LEF (Library Exchange Format): LEF는 ASIC 라이브러리 정보를 담고 있는 파일 형식입니다. 라이브러리는 디지털 논리 게이트, 플립플롭, 래치 등과 같은 논리 구성 요소들의 물리적인 특성을 기술하는 정보를 포함합니다. LEF 파일은 논리 요소들의 크기, 위치, 전압-전류 특성, 타..