DRC회로도 데이터를 참고하여 레이아웃을 완성하면 각 레이어들이 공정에서 제공하는 여러 설계 규칙을 잘 만족하고 있는지 검증하는 과정 LVS- DRC 검증을 통해 레이어들 간의 설계 규칙의 검증이 완료되면 레이아웃 데이터와 회로도 데이터가 일치하는지 여부를 알아보는 것 - 레이아웃 데이터와 회로도 데이터의 비교 검증 LPE ( Layout Parastic Extraction)레이아웃 데이터로부터 기생적인 RC 성분을 추출하는 것  Placement1.     배치 설정 및 검사하기2.     DFT 및 전원 설정하기3.     배치 및 최적화하기4.     클록 트리 합성하기   레이아웃 검증 - 레이아웃 검증 툴 선정 및 DRC 수행1.     커스텀 레이아웃하기2.     DRC 실행하기3.     ..

효율적인 floorplan를 위한 기본 가이드 라인  -      아날로그 및 디지털 블록의 동작 특성을 파악하여 전력 소모, 노이즈 등을 고려-      전체 면적을 최소화 하도록 불필요한 빈 공간이 없도록 배치-      최단 거리의 배선-      매칭이 중요한 레이아웃 우선으로 배치-      바이어스 공급 블록 또는 제어신호 공급 블록은 중앙부에 배치-      되도록 직사각형에 가깝게 전체 모양을 조정 전체적으로 남는 면적이 생기면 VDD와 GND 사이의 전원 안정화를 위한 캐패시터를 배치하거나 차후에 메탈레이어만 수정하여 배선을 바꾸어 회로를 변경시킬 수 있도록 할 수 있는 dummy cell을 넣는다. 전체 칩의 주요 블록 특성 확인-  고속의 동작을 요구하는 블록-   저잡음 특성을 요구..

수명 시험 평가 ⭐ 가속 수명 시험의 목적일정한 기간 동안 주어진 조건 하에서 연관된 factor들이 많기 때문에 가속 계수를 이용한 방법을 가속 수명 시험이라 한다.⭐ 고장률 수명 곡선은 Bath Tube 형태이고 3가지가 있다.⭐ 반도체 고장 유형 분석의 목적가속 계수를 산출함으로써 신뢰성(예상 수명시간)을 예측할 수 있고 개선 대책을 수립할 수 있다. ⭐ 수명 시험에서 발생 가능한 고장 유형 - Electro-Migration (EM) 의 유형별 분류 : Metal-Migration, Contact-Migration, Stress-Migration-   Hot Electron영향 : Latch up 유발 ⭐ 불량 분석 기법-      전기적 분석 (Electrical Analysis)(가)  DC ..

- 신뢰성 평가 정의가속 환경과의 stress 조건 비를 시간으로 환산한 가속계수를 이용하여 높은 신뢰성의 경쟁력 있는 제품을 확보하는 것 - 신뢰성의 정의정해진 사용 환경과 조건에서 의도하는 기간 정해진 기능을 발휘하는 확률 - 환경 가속 시험 목적신뢰성 시험은 제품이 사용 중에 노출될 수 있는 환경에 대하여 충분한 내성을 가지고 있는지 평가하기 위하여 실시하는 시험Fab이나 조립 공정 과정에서 발생될 수 있는 다양한 형태의 오염이나 부식 등 후천적인 문제에 의해 사용 환경에서 문제를 일으킬 수 있는 부분을 사용 환경에 부합하는  (온도나 전압)를 인가하여 조기에 평가하고 적절한 대책을 수립하기 위함 -  고온 고습 전압 시험 (THB)metalization에서 발생하는 부식을 가속하기 위한 시험으로 ..

Vi/Vim 단축키 많이 쓰는 것 gf: 파일 열림 ctrl + 6 : 돌아가기 w, b : 단어 앞 뒤로 이동 yy : 한 줄 복사 dd: 한줄 지우기 p : 붙여넣기 u : 뒤로가기(실행 취소) x: 뒤로가기 r : 한 글자 바꾸기 ~: 대소문자 치환 :vs 비교하는거 창 두개 띄워서 gg: 맨 처음으로 가는 것 shift + g : 맨 마지막으로 가는 것 ^ : 문장 맨 앞으로 이동 $ : 문장 맨 뒤로 이동 shift + v + g + y + p : 전체 복붙 ctrl + v : 블록 자체를 복사하여 띡 붙일 수 있음. tar -xvf 파일이름.tar (tar 푸는것) :w : 저장 :q : 닫기 :숫자 : 입력한 숫자 줄로 이동 :vs :세로로 분할된 창 열기 v : 비주얼 모드로 블럭 지정이 ..

[Jitter] 1. Clock Jitter - 디지털 신호에서 이상적인 신호와 실제 신호의 차이입니다. - Jitter는 신호의 주기, 주파수, 위상, duty cycle, 또는 다른 timing 특성 등의 불안정성을 나타냅니다. - Clock edge가 range 내에 도착할 수 있기 때문에 두 개의 연속 clock edge 사이의 차이가 해당 cycle의 순간적 주기를 결정합니다. 따라서 timing 분석을 이야기할 때 clock jitter가 중요합니다. - Jitter의 원인은 PLL loop noise, power supply ripples, thermal noise, crosstalk 등이 있습니다. - Clock edge의 uncertainty는 positive와 negative edge ..