오늘날 우리가 사용하는 스마트폰, AI 디바이스, 데이터 센터의 핵심 반도체는 점점 더 작고, 더 빠르고, 더 전력 효율적이어야 합니다. 이를 가능하게 만드는 중요한 기술 중 하나가 바로 GAA(Gate-All-Around) 공정입니다. 이번 글에서는 GAA 공정이 무엇인지, 왜 중요한지, 그리고 우리의 삶에 어떤 영향을 미칠지 알기 쉽게 설명드리겠습니다.1. GAA 공정이란?GAA는 "Gate-All-Around"의 약자로, 트랜지스터의 게이트가 채널을 360도 감싸는 차세대 반도체 구조입니다. 기존의 FinFET 공정과 달리 GAA는 채널을 모든 방향에서 완전히 제어하여 더 낮은 전력 소모와 더 높은 성능을 제공합니다.GAA의 구조채널: 전류가 흐르는 길.게이트: 전류 흐름을 제어하는 스위치 역할.G..

웨이퍼 상의 수율 변화 분석 󰊱 수율의 정의 수율(yield)은 투입량 대비 완성된 양품의 비율로, 반도체 수율은 제조 단계에 따라 FAB 수율, 테스트 수율, 조립 수율, 실장 수율로 구분하며 이 4가지 수율을 곱하면 전체(CUM) 수율이 된다.  󰊲 웨이퍼 레벨 수율의 영향 요소 1. 웨이퍼 직경의 증가 웨이퍼의 직경은 생산 효율성을 증진시키기 위해 커져왔다. 웨이퍼 직경의 증가는  각 웨이퍼에 부분적인 다이 칩이 더 적은 비율로 존재하게 된다. 부분적인 다이 칩은 비기능적이다. 이 부분적인 다이 칩은 수십 차례의 공정을 거치는 동안 공정이 온전히 이루어지지 못한다. 가장 큰 영향을 주는 공정은 포토 공정으로 칩 단위의 노광 공정이 아닌 샷(shot) 단위의 공정 특성 때문에 샷의 초점이 흐트러질..

󰊴 웨이퍼 테스트 프로세스1. 전체적인 테스트 흐름도일반적인 웨이퍼 레벨 테스트 프로세스는 테스트를 위한 디자인부터 시작된다. 이 단계에 서는 테스트를 위한 디자인(DFT: design for test)이 이루어진다. DFT는 IC 설계 하드웨어 제품 디자인에 특정 테스트 용이성 기능을 추가하는 기술이다. 추가된 기능의 전제 조건 들은 설계 하드웨어에 대한 제조 검사를 적용할 수 있도록 하는 역할을 수행한다. 제조 테스트의 목적은 제품 하드웨어나 제품의 정확한 기능에 영향을 미칠 수 있는 어떠한 제 조 결함이 없는지 확인한다. 테스트는 여러 단계에서 적용되는 하드웨어 제조 흐름 및 특 정 제품과 고객의 환경에서 하드웨어 유지 보수를 위해 사용될 수 있다. DFT는 테스트 프로그램의 개발 및 테스트 애플..

󰊱 웨이퍼 레벨 테스트 개요반도체 IC 웨이퍼 제조 공정 중에 발생된 결함들은 각각의 단위 공정에서 스크라이브 라 인(scribe line)안에 있는 테스트 모듈에서 기본적 전기 특성 테스트를 통해 간접적으로 소 자의 전기 특성을 찾아낸다. 더불어 웨이퍼 칩 상에서는 공정 중에 전기적 테스트를 할 수 없으므로 물리적 손상과 오염물질을 찾아내어 단위 공정을 최적화하는데 사용한다. 이 런 약식의 테스트는 고객이 원하는 사양의 소자 특성 검증 방법이 아니다. 소자의 총체적 인 검증 테스트는 웨이퍼 제작 공정이 완료된 후 DC, AC, 기능(function) 테스트 등을 통 하여 고객이 요구한 제품 특성 규격에 따라 양품과 불량으로 나누어 판별되고, 이 양품과 불량품의 비율이 제품의 테스트 수율이 된다. 테스..

󰊱 몰드 공정(Mold Process) 1. 몰드 공정의 개요 전 처리된(front) 공정 이후 공정으로 리드 프레임(lead frame) 이나 기판(substrate)을 기반 으로 조립된 chip과 Au wire로 구성된 제품을 먼지, 습기, 충격 등 외부 환경으로부터 물 리, 화학, 전기적으로 보호하기 위하여 열경화성 수지인 EMC(Epoxy Mold Compound)를 이 용하여 밀봉(encapsulation)하는 공정이다. (1) 몰딩 성형 방식의 종류 (가) 이동형 몰딩(Transfer Molding) 원통 모양의 EMC인 펠렛(pellet)을 몰드 다이의 램 포트에 넣고, 램 포트 속으로 램이 들어가 압력을 가하면 EMC가 겔(gel) 상태로 몰드 다이의 캐비티(cavity)속으 로 유동하여 ..

󰊴 실리콘 관통 전극(TSV: Through Si Via) 반도체 칩에 관통 전극을 형성하여 칩을 적층하는 기술로 와이어 본딩을 위한 추가 공간 을 필요로 하지 않으므로 작은 크기의 제품 구현이 가능하다. 칩과 칩 사이의 연결 길이 의 최소화에 의한를 통해 제품의 동작 속도를 향상시킬 수 있다. 1. 개발 반도체 칩과 칩(C2C: Chip to Chip) 또는 칩과 웨이퍼(C2W: Chip to Wafer), 웨이퍼와 웨 이퍼 간(W2W, Wafer)의 접합으로 3차원 적층하는 기술로서 많은 저장 용량과 작은 크기 의 패키지를 제작할 수 있다. 전기적 신호 전달 경로가 짧아져서 고속 반도체에 유리한 기술이다. TSV DRIE(Deep Reactive Ion Etcher) 또는 건식 에칭 기술은 로버트보쉬..