[Setup Time & Hold Time] 1) Setup Time - 상승(하강)edge 전, 입력으로 받아들이는데 필요한 최소 시간 - Switching이 일어나기 전까지 입력이 정확히 인식되는데 필요한 최소 유지 시간을 말합니다. 즉 Data의 파형이 High인지 Low인지를 판별하는데 필요한 최소 시간을 의미합니다. 2) Hold Time - 상승(하강)edge 후, 출력으로 유지하기위해 필요한 최소 시간 - Switching이 일어난 후 상태의 변화가 정확히 인식되도록 필요한 최소 시간을 말합니다. 즉, 판별된 결과가 유지되어야 하는 최소 시간을 의미합니다. 3) Setup Time과 Hold Time을 만족시키지 않을 때의 문제점 - 정상 동작을 하지 못하게 됩니다. 요구하는 setup ti..

Latch는 level sensitive(level trigger) 소자이며 비동기식이다. flip-flop은 edge sensitive( edge trigger)소자이며 synchronous이다. 이 두 logic은 sequential circuit인데 이는 입력 및 현재 상태에 따라 출력 및 다음 상태가 결정되는 논리회로를 의미한다. 이 sequential circuit을 구성하기 위해서 래치와 플립플롭이 기억소자로 동작하며 unit을 이룬다. Latch Flip-Flop 작동방식 asynchronous synchronous 입출력 Level Sensitive Edge Sensitive 속도 빠름(Clk X) 상대적으로 느림 transparent 특성을 가져 단독으로 사용하기 어려운 소자는 Latch..

DEF (Design Exchange Format): DEF는 ASIC 설계에서 물리적인 레이아웃 정보를 포함하는 파일 형식입니다. 이 파일은 회로의 배치 및 라우팅 정보를 나타내며, 디자인 데이터를 물리적인 위치와 크기로 변환하는 데 사용됩니다. 레이아웃 도구들은 DEF 파일을 입력으로 사용하여 디지털 회로의 물리적인 배치와 라우팅을 구성하고, 실제 반도체 칩을 제조할 때 필요한 정보를 추출합니다. LEF (Library Exchange Format): LEF는 ASIC 라이브러리 정보를 담고 있는 파일 형식입니다. 라이브러리는 디지털 논리 게이트, 플립플롭, 래치 등과 같은 논리 구성 요소들의 물리적인 특성을 기술하는 정보를 포함합니다. LEF 파일은 논리 요소들의 크기, 위치, 전압-전류 특성, 타..

패키지 특성 이해 능동소자 – 다이오드, 트랜지스터 -      전기에너지를 발생할 수 있는 능력을 갖춤 수동소자 – 저항, 인덕터, 콘덱서-      에너지를 소비, 축적하거나 그대로 통과시키는 작용 PCB 기반의 잡음 문제 해결을 위해서는 공진과 임피던스 최적화 기생 성분 RLC-      Package의 Wire Bonding 에 의해 발생 선로간 간섭 (cross talk)-      SI나 EMI를 다룰 때 모든 선로들이 서로 간섭, 모든 선로는 inductor라고 볼 수 있다. 신호 무결성-      전기 신호의 품질에 대한 척도-      디지털의 출력신호가 PCD 등으로 구성된 채널을 통해 통과될 때 측정되는 신호의 패턴이 잡음, 왜곡 없이 원래의 값이 보존되고 전달되는 것 -      실..

웨이퍼 범핑 공정 개발하기 재배열 (RDL, Re-Distribution Layer) 알루미늄 패드의 위치를 임의로 변경하는 것을 총칭 웨이퍼 레벨 패키지 (WLP) - 웨이퍼 안 짜르고 그냥 패키지 재부동태화 (Re-Passivation) - I/O 패시베이션 개구가 표준 플립 칩 범프에 비해 작거나 너무 크게 되는 문제에 대해 보정 UBM (Under Bump Metalization) 형성 - 칩 패드와 솔더 범프 사이에서 UBM 층 형성이 필수적으로 요구 (barrier metal) 솔더 볼(범프) 형성 기판과 패드를 전기적으로 연결 - 플립 칩 설계 고려사항 (칩을 뒤집는다) 1. 신호선 폭과 간격 미세화, 기판의 층수의 최소화 2. 블라인드 및 매몰 비아/비아 드릴 기술 3. 코어 비아 한계치 ..

패키지 전 공정 개발 패키지 공정 순서 1. Wafer Test & sort 2. Die Separation EDS Test – DC Test, AC Test function test를 통과한 good die를 절단 3. Die attach (리드 프레임에 다이 접착) 4. 에폭시 수지로 밀봉, Wire Bond (와이어 or 솔더볼(납&주석)로 연결) 5. tream and form 후 Plastic Package 6. Final Package & Test 후면 연마 - 절단하기 전 뒷면을 갈아주는 것 - 백그라인딩이라 하며, 회로 소자가 완성된 웨이퍼를 패키지 공정 및 특성에 적합한 두께로 만들기 위해 웨이퍼의 후면을 연삭하는 과정 - 후면 연마 이전 다이싱 라미네이션 - 반도체 웨이퍼의 뒷면을 연삭..