자동 배치 배선 및 기생 성분 추출 [레이아웃 설계]

󰊱 배치 (Placement) 평면 계획의 다음 단계는 배치이다.

평면 계획의 목표는 셀들의 상대적인 위치를 정하는 것이라면, 배치의 목표는 셀들의 절대적인 위치를 정하는 것이다. 배치 툴은 평면 계획에 서 정해진 셀들을 입력으로 하여 실행된다. 배치 툴은 전체 칩의 면적과 전력 소모, 그리 고 지연 시간을 최소화하는 셀들의 위치를 구한다. 필요에 따라 셀들의 회전이나 반전 등 을 통해 보다 나은 결과를 얻을 수 있다.

 

󰊲 배선 (Routing) 배치의 다음 단계는 배선이다.

배선은 셀들의 위치와 네트리스트 정보를 입력으로 하여 각 셀들을 연결하는 실제적인 배선 레이아웃을 생성하는 과정이다. 배선은 그림과 같이 전역 배선과 상세 배선의 2단계로 나뉜다. 

 

그림은 개념적인 모양을 보여주고 있는데, 왼쪽의 전역 배선은 각 네트에 대한 대략적인 배선을 하여 각 네트가 통과해야 할 배선 영역(채널,channel)을 할당하는 단계이다. 오른쪽 의 상세 배선은 각 네트를 전역 배선 과정에서 할당된 채널 내에서 실제적인 레이아웃으 로 연결하는 과정이다. 전역 배선은 배선 길이와 혼잡도를 최소화하면서 전체 네트가 모두 연결 가능하도록 각 네트마다 그 네트가 지나가야 할 채널을 할당하는 것이다. 배선의 성능 평가 기준으로는 네트의 전체 길이, 칩의 전체 면적, 전체 트랙 수, 전체 피드스루(feed-through) 수, 전체 비아(via) 수 등이 고려될 수 있다.

전원과 접지선, 클록 신호선 등은 다른 일반 신호선과 구별하여 신중하게 배선을 하여야 한다. 전원과 접지선을 배선할 때에는 소모 전류 및 레이아웃의 저항 성분에 의해 발생하 는 전압 강하의 크기가 커지지 않도록 충분한 폭을 갖도록 하는 것이 중요하다. 금속 배 선 층을 서로 연결해 주는 비아(via)는 저항 값이 크므로 전원이나 접지선 연결 금속 배선 에는 가급적 사용하지 않는 것이 좋다. 따라서 전원 접지선의 경우 서로 손가락을 깍지 끼는 형태로 배선하는 것이 일반적이다.

 

클록 신호선의 경우 가장 문제가 되는 것은 클록 스큐(skew)의 발생이다. 클록 스큐란 외부에서 들어오는 클록 신호선을 칩 전체에서 사용하기 위해 계속 분기 해 나가면서 사용할 때 필연적으로 배선에 의한 지연이 발생하는데, 이런 경우 여러 클록 신호 들 간의 시간적 차이를 말한다. 이 클록 스큐 값이 커지는 경우 오동작을 일으키기 때문에 매우 조심해야 한다. 따라서 일정 영역의 논리 회로에서는 가능한 스큐 값이 작은 클록 신호선들이 사용되도록 해야 한다.

 

일반 신호선이 아닌 중요한 신호선의 경우 자동화 배선 툴을 사용할 때 특별한 제약 조건 을 부여하든가, 아니면 수작업으로 배선해 주어야 한다. 특히 칩의 전체 동작 속도에 영향 을 미치는 임계 경로(critical path)상의 신호선인 경우 배치 단계에서부터 상세 배선에 이르기까지 최대한 짧은 배선이 이루어질 수 있도록 해야 한다. 지연 시간이 큰 문제가 되지 않는 일반 신호선의 경우는 자동화 툴에 의해 자동으로 배선 이 되도록 한다.

 

󰊳 레이아웃 기생(parasitic) 성분

집적회로 제조 과정에서는 물리적인 원리에 의해 기생 성분들이 필연적으로 발생한다. 그 주된 것인 저항 성분과 커패시턴스 성분이다. 이러한 기생 성분들은 집적회로 신호 지연 의 주요 원인이 되어 시스템의 성능을 저하시키게 된다.

 

배선용으로 쓰이는 메탈 레이어의 저항 값이 역시 가장 작으며, 웰(well)의 저항 값 은 상대적으로 매우 크다. 기생 커패시턴스 성분은 두 개의 층들 간에 발생한다. 이러한 기생 커패시턴스 성분은 기 생 저항 성분과 더불어 회로 성능에 커다란 영향을 미친다.

 

보통 게이트와 액티브 사이의 채널 커패시턴스 값이 제일 크며, 액티브와 기판 사이의 커 패시턴스 값도 꽤 크다. 그리고 금속 층과 기판 사이 및 금속 층들 간에도 무시하지 못 할 정도의 커패시턴스 값이 존재한다.

 

레이아웃의 각층 사이에 발생하는 기생 커패시턴스 값은 레이아웃의 면적과 직 접적인 관계를 갖기 때문에 면적 커패시턴스라고도 부른다. 실제로 이러한 기생 커패시턴 스 성분은 집적회로의 배선에서 용량성 부하 효과를 가져와서 신호 전달의 타이밍 지연 시간을 증가시키는 요인으로 작용한다.

 

[실습]

 

󰊱 배치하기

1. 배치 설정 및 검사하기

- 모든 셀들의 위치 고정하기

- 연결 레이어와 배치 제약 조건 확인하기

- 특별한 클록 신호선 고려하기

- 평면 계획 결과, 네트리스트, 설계 제약 조건 등 배치 준비 사항 확인하기

2. DFT(Design-for-Testability) 및 전원 설정하기

- 스캔 열(scan chain) 셀들에 대해 고려하기

- 전원 및 접지선 고려하기

- 누설 전력 최적화하기

- 동적 전력 소모 최소화하기

3. 배치 및 최적화하기

- 배치 실행하기

- 혼잡도 분석 및 개선하기

- 타이밍 문제 분석 및 개선하기

- 배치 최적화하기

- 버퍼 트리(buffer tree)를 이용한 배치 개선하기

4. 클록 트리 합성하기 (CTS:Clock Tree Synthesis)

- 클록 트리 합성 설정하기

- 클록 트리 합성하기

- 클록 트리 합성 결과 분석하기

- 혼잡도 및 타이밍 최적화하기

 

󰊲 배선하기

1. 배선하기

- 배선 선택 사항 및 제약 조건 정하기

- 전역 배선 및 상세 배선하기

- 클록 신호선 배선하기

- 보통 신호선 배선하기

- 설계 규칙 검사하기

- 배선 최적화하기

2. 배선 마무리하기

- 임계 구역(critical area) 줄이기

- 안테나 위반(antenna violation) 바로잡기

- 채우기 셀(filler cell) 추가하기

- 타이밍 최적화하기

- 여분의 비아(via) 추가하기

- 레이아웃 최종 확인하기

- GDSII 출력 생성하기