설계 가이드의 이해와 레이아웃 적용 [레이아웃 설계]

󰊱 공정의 설계 권고사항(Design Guide) 반도체 공정은 트랜지스터의 분류와 같이 바이폴라 공정, CMOS 공정, BiCMOS 공정, 화합 물 반도체 공정 등으로 나뉜다. 반도체 공정을 제공하기 위해서는 대규모의 투자가 요구 되므로, 전세계적으로 몇몇의 업체가 파운드리(foundry)라고 불리는 공정을 대표적으로 진 행하고 있다. 현재 많은 수의 집적회로 설계 업체는 설계 데이터를 파운드리 업체에 제공 하여 공정을 의뢰하게 된다.

 

공정에 직접 관련된 엔지니어에게는 각각의 반도체 단위 공정에 대한 깊이 있는 지식과 반도체 공정 장비에 대한 이해가 필요하지만 반도체 레이아웃 설계자의 입장에서는 그 공 정의 특징을 대표하는 몇 가지 기본 지식만 있으면 일단은 충분하다. 현재 가장 많이 선 택되는 CMOS 공정도 여러 가지 종류로 나뉘며, 그 특성도 다양한 규격에 의해 정해지지 만, 일반적으로 공정에 의해 만들어지는 가장 작은 패턴(선 폭)의 크기에 의해 그 공정을 지칭하는 경우가 많다.

 

MOS에서는 전류가 채널(게이트의 길이) L에 반비례하므로 일반적 으로는 L을 최소로 하는 것이 전류 구동력에 유리하고 면적도 작게 차지하므로 매우 유리 하다. 따라서 게이트의 채널 길이 L 값의 최소값이 그 공정을 대표하는 경우가 일반적이 다. 예를 들어 0.18μm CMOS 공정이라고 하면, PMOS 소자와 NMOS 소자의 최소 L 값이 0.18μm인 경우가 많으며, 0.35μm CMOS 공정에 비하면 고급 공정이라고 할 수 있다. 하 지만 이것 역시 상대적이며, 최근 반도체 공정은 매우 빠른 속도로 발전하여 현재는 0.1μ m 이하, 즉 수십 nm 급의 CMOS 공정에서도 많은 반도체 칩의 양산이 이루어지고 있다.

 

일반적인 CMOS 공정을 위해서는 20여 장의 마스크를 필요로 하며, 그 마스크를 제작하기 위한 패턴 도면으로서의 레이아웃은 그 이상의 레이어(layer)를 필요로 한다. 또한 레이어 는 설계자의 관점에서 설계를 용이하게 하거나 레이아웃 검증을 용이하게 하기 위해 마스 크 제작과 관계없는 레이어를 정의하여 사용하기도 한다. 따라서 전체적으로는 30여 가지 의 레이어를 도면으로 나타내어야 하는데 이 중에서 필수적인 레이어는 몇 가지이며 나머 지 레이어는 툴링(tooling)을 통해 필수 레이어들의 조합으로 생성해 내기도 한다. 일반적 으로 CMOS 공정에서 기본적으로 사용되는 대표적인 레이아웃 레이어에는 다음과 같은 것 들이 있다. - active : n형 및 p형 반도체 영역을 지정함 - poly : 폴리실리콘의 약자로서 MOS의 게이트를 지정함 - nplus : active 영역을 n+로 지정함. NMOS 및 n-웰 플러그에 사용됨 - pplus : active 영역을 p+로 지정함.

 

PMOS 및 p-기판 플러그에 사용됨 - metal : 금속 배선을 위한 레이어. metal1, metal2, metal3 등이 제공됨 - contact : metal1과의 배선 연결 부위를 위한 레이어 - via : 인접한 다른 metal 배선 레이어 사이의 연결. via, via2 등이 제공됨 물론 이 외에도 여러 가지 레이어가 있지만 레이아웃이란 이러한 레이어의 패턴을 주어진 공정에서 정해진 규칙에 맞추어 그리고, 그 도면 데이터를 마스크 제작에 활용하기 위한 작업이라고 정리할 수 있다.

 

󰊲 공정의 레이어 별 매개변수(Parameter) 반도체 공정은 트랜지스터의 분류와 같이 바이폴라 공정, CMOS 공정, BiCMOS 공정, 화합 물 반도체 공정 등으로 나뉘며, 공정을 제공하기 위해서는 대규모의 투자가 요구되므로, 전세계적으로 몇몇의 업체가 파운드리(foundry)라고 불리는 공정을 대표적으로 진행하고 있으며 많은 수의 집적회로 설계 업체는 설계 데이터를 파운드리 업체에 제공하여 공정을 의뢰하게 된다. 공정마다 레이어 특성에는 차이가 있을 수 있지만 미국 MOSIS사의 SCMOS 공정(CMOS N-well, 4 metal, 2 poly)에 대한 주요 레이어의 특성은 다음과 같이 정리된다.

 

1. 테크놀로지 코드 및 레이어 맵 아날로그 블록의 배치에서는 레이아웃의 면적보다는 전력 소모 및 노이즈에 대한 고려가 우선시 된다. 특히 고속의 동작이 요구되거나, 노이즈에 민감한 아날로그 블록의 안정적인 동작을 위해서는 주요 소자의 매칭 특성 및 바이어스 안정화, 노이즈의 차단/차폐 등이 중요하다. 

 

2. 공정의 레이어 기생(parasitic) 파라미터 공정의 레이어 별 매개변수는 소자의 설계뿐만 아니라 신호 라인 및 전원 라인에도 큰 영 향을 준다. 레이어에 흐르는 최대 전류 또한 중요한 변수가 되며 매칭이 중요한 신호 라 인 및 속도의 영향이 큰 부분의 설계에서는 사용되는 레이어의 기생 저항(parasitic resistance) 성분 및 기생 캐패시턴스(parasitic capacitance) 성분을 고려하여 설계가 수행되어야 한다.

 

[실습]

󰊱 공정의 설계 권고 사항을 레이아웃에 적용한다. 1. 공정에 대한 설계 규칙에 대한 룰 파일 정보를 파악하고 레이아웃에 적용한다.

 

(1) nwell에 대한 설계 규칙을 파악하고 레이아웃에 적용한다.

(2) active에 대한 설계 규칙을 파악하고 레이아웃에 적용한다.

(3) poly에 대한 설계 규칙을 파악하고 레이아웃에 적용한다.

(4) nplus/pplus에 대한 설계 규칙을 파악하고 레이아웃에 적용한다.

(5) contact에 대한 설계 규칙을 파악하고 레이아웃에 적용한다.

(6) metal1에 대한 설계 규칙을 파악하고 레이아웃에 적용한다.

(7) via에 대한 설계 규칙을 파악하고 레이아웃에 적용한다.

(8) metal2에 대한 설계 규칙을 파악하고 레이아웃에 적용한다.

(9) 그 이외의 레이어에 대한 설계 규칙을 파악하고 레이아웃에 적용한다.

 

2. 공정에 대한 설계 권고 내용을 파악하고 레이아웃에 적용한다.

(1) 전원(VDD 혹은 GND)을 공유함으로써 레이아웃 면적을 감소시킨다.

(2) MOS 트랜지스터의 경우 폭(W)이 일정 폭 이상이면 손가락(finger) 모양 구조를 사용한다.

(3) MOS 트랜지스터의 경우 콘택은 소오스와 드레인이 대칭이 되도록 하고 가능한 많이 한다.

(4) 소오스와 드레인 액티브 영역은 가능한 면적을 최소로 한다.

(5) 게이트와 연결되는 게이트 콘택은 저항을 줄이기 위하여 가능한 짧게 한다.

(6) 래치-업(latch-up)을 줄이고, 기판이나 웰의 저항 성분을 줄이기 위해 웰 콘텍과 기판 콘텍을 가능한 많이 배치한다.

(7) 신호 간의 간섭 효과를 줄이기 위하여 중요한 신호 라인은 접지 라인으로 차폐 (shielding)한다.

(8) 전원에 의한 신호 간섭을 줄이기 위하여 전원 공급선 사이의 간격은 많이 띄어준다.

(9) 열에 의한 메탈 팽창 손상을 줄이기 위하여 광폭 전원 메탈은 중간에 슬릿(slit)을 넣어 준다.

(10) 전압의 부동(floating) 가능성이 있는 레이어 패턴을 최소화하고 필요시 접지 전원으 로 바이어스를 잡아준다. 󰊲 공정의 레이어별 매개변수를 고려하여 레이아웃을 수행한다.

 

1. 레이어의 저항 성분을 파악하고 확인한다.

(1) poly 저항에 대한 단위 면적당 저항을 파악하여 레이아웃을 수행한다.

(2) active 저항에 대한 단위 면적당 저항을 파악하여 레이아웃을 수행한다.

(3) nwell 저항에 대한 단위 면적당 저항을 파악하여 레이아웃을 수행한다.

(4) metal 저항에 대한 단위 면적당 저항을 파악하여 레이아웃을 수행한다.

 

2. 레이어의 캐패시턴스 성분을 파악하고 확인한다.

(1) poly와 active 사이의 단위 면적당 캐패시턴스를 파악하여 레이아웃을 수행한다.

(2) active와 기판(substrate) 사이의 단위 면적당 캐패시턴스를 파악하여 레이아웃을 수행 한다.

(3) poly와 기판 사이의 단위 면적당 캐패시턴스를 파악하여 레이아웃을 수행한다.

(4) metal과 기판 사이의 단위 면적당 캐패시턴스를 파악하여 레이아웃을 수행한다.