Latch는 level sensitive(level trigger) 소자이며 비동기식이다. flip-flop은 edge sensitive( edge trigger)소자이며 synchronous이다. 이 두 logic은 sequential circuit인데 이는 입력 및 현재 상태에 따라 출력 및 다음 상태가 결정되는 논리회로를 의미한다. 이 sequential circuit을 구성하기 위해서 래치와 플립플롭이 기억소자로 동작하며 unit을 이룬다. Latch Flip-Flop 작동방식 asynchronous synchronous 입출력 Level Sensitive Edge Sensitive 속도 빠름(Clk X) 상대적으로 느림 transparent 특성을 가져 단독으로 사용하기 어려운 소자는 Latch..

DEF (Design Exchange Format): DEF는 ASIC 설계에서 물리적인 레이아웃 정보를 포함하는 파일 형식입니다. 이 파일은 회로의 배치 및 라우팅 정보를 나타내며, 디자인 데이터를 물리적인 위치와 크기로 변환하는 데 사용됩니다. 레이아웃 도구들은 DEF 파일을 입력으로 사용하여 디지털 회로의 물리적인 배치와 라우팅을 구성하고, 실제 반도체 칩을 제조할 때 필요한 정보를 추출합니다. LEF (Library Exchange Format): LEF는 ASIC 라이브러리 정보를 담고 있는 파일 형식입니다. 라이브러리는 디지털 논리 게이트, 플립플롭, 래치 등과 같은 논리 구성 요소들의 물리적인 특성을 기술하는 정보를 포함합니다. LEF 파일은 논리 요소들의 크기, 위치, 전압-전류 특성, 타..

[Jitter] 1. Clock Jitter - 디지털 신호에서 이상적인 신호와 실제 신호의 차이입니다. - Jitter는 신호의 주기, 주파수, 위상, duty cycle, 또는 다른 timing 특성 등의 불안정성을 나타냅니다. - Clock edge가 range 내에 도착할 수 있기 때문에 두 개의 연속 clock edge 사이의 차이가 해당 cycle의 순간적 주기를 결정합니다. 따라서 timing 분석을 이야기할 때 clock jitter가 중요합니다. - Jitter의 원인은 PLL loop noise, power supply ripples, thermal noise, crosstalk 등이 있습니다. - Clock edge의 uncertainty는 positive와 negative edge ..

+ 생각나는 대로 정리해보는 Synthesis + 우선 Synthesis란 무엇일까요? - high level의 RTL을 구현 가능한 low level의 netlist로 바꾸는 과정입니다. - ASIC 설계에서 가장 중요한 PPA (Power, Performance, Area)를 최적화하는 프로세스입니다. - Input : RTL, Technology libraries, Constraints (Environment, clocks, IO delays 등), UPF(Power intent for power aware synthesis) 가 있음 - Output : Netlist, SDC, Reports, UPF(Unified Power Format) 등 - Synthesis할 때 쓰는 대표적인 tool : ..