패키지 전 공정 개발 패키지 공정 순서 1. Wafer Test & sort 2. Die Separation EDS Test – DC Test, AC Test function test를 통과한 good die를 절단 3. Die attach (리드 프레임에 다이 접착) 4. 에폭시 수지로 밀봉, Wire Bond (와이어 or 솔더볼(납&주석)로 연결) 5. tream and form 후 Plastic Package 6. Final Package & Test 후면 연마 - 절단하기 전 뒷면을 갈아주는 것 - 백그라인딩이라 하며, 회로 소자가 완성된 웨이퍼를 패키지 공정 및 특성에 적합한 두께로 만들기 위해 웨이퍼의 후면을 연삭하는 과정 - 후면 연마 이전 다이싱 라미네이션 - 반도체 웨이퍼의 뒷면을 연삭..

󰊴 실리콘 관통 전극(TSV: Through Si Via) 반도체 칩에 관통 전극을 형성하여 칩을 적층하는 기술로 와이어 본딩을 위한 추가 공간 을 필요로 하지 않으므로 작은 크기의 제품 구현이 가능하다. 칩과 칩 사이의 연결 길이 의 최소화에 의한를 통해 제품의 동작 속도를 향상시킬 수 있다. 1. 개발 반도체 칩과 칩(C2C: Chip to Chip) 또는 칩과 웨이퍼(C2W: Chip to Wafer), 웨이퍼와 웨 이퍼 간(W2W, Wafer)의 접합으로 3차원 적층하는 기술로서 많은 저장 용량과 작은 크기 의 패키지를 제작할 수 있다. 전기적 신호 전달 경로가 짧아져서 고속 반도체에 유리한 기술이다. TSV DRIE(Deep Reactive Ion Etcher) 또는 건식 에칭 기술은 로버트보쉬..