DRC회로도 데이터를 참고하여 레이아웃을 완성하면 각 레이어들이 공정에서 제공하는 여러 설계 규칙을 잘 만족하고 있는지 검증하는 과정 LVS- DRC 검증을 통해 레이어들 간의 설계 규칙의 검증이 완료되면 레이아웃 데이터와 회로도 데이터가 일치하는지 여부를 알아보는 것 - 레이아웃 데이터와 회로도 데이터의 비교 검증 LPE ( Layout Parastic Extraction)레이아웃 데이터로부터 기생적인 RC 성분을 추출하는 것  Placement1.     배치 설정 및 검사하기2.     DFT 및 전원 설정하기3.     배치 및 최적화하기4.     클록 트리 합성하기   레이아웃 검증 - 레이아웃 검증 툴 선정 및 DRC 수행1.     커스텀 레이아웃하기2.     DRC 실행하기3.     ..

효율적인 floorplan를 위한 기본 가이드 라인  -      아날로그 및 디지털 블록의 동작 특성을 파악하여 전력 소모, 노이즈 등을 고려-      전체 면적을 최소화 하도록 불필요한 빈 공간이 없도록 배치-      최단 거리의 배선-      매칭이 중요한 레이아웃 우선으로 배치-      바이어스 공급 블록 또는 제어신호 공급 블록은 중앙부에 배치-      되도록 직사각형에 가깝게 전체 모양을 조정 전체적으로 남는 면적이 생기면 VDD와 GND 사이의 전원 안정화를 위한 캐패시터를 배치하거나 차후에 메탈레이어만 수정하여 배선을 바꾸어 회로를 변경시킬 수 있도록 할 수 있는 dummy cell을 넣는다. 전체 칩의 주요 블록 특성 확인-  고속의 동작을 요구하는 블록-   저잡음 특성을 요구..

Vi/Vim 단축키 많이 쓰는 것 gf: 파일 열림 ctrl + 6 : 돌아가기 w, b : 단어 앞 뒤로 이동 yy : 한 줄 복사 dd: 한줄 지우기 p : 붙여넣기 u : 뒤로가기(실행 취소) x: 뒤로가기 r : 한 글자 바꾸기 ~: 대소문자 치환 :vs 비교하는거 창 두개 띄워서 gg: 맨 처음으로 가는 것 shift + g : 맨 마지막으로 가는 것 ^ : 문장 맨 앞으로 이동 $ : 문장 맨 뒤로 이동 shift + v + g + y + p : 전체 복붙 ctrl + v : 블록 자체를 복사하여 띡 붙일 수 있음. tar -xvf 파일이름.tar (tar 푸는것) :w : 저장 :q : 닫기 :숫자 : 입력한 숫자 줄로 이동 :vs :세로로 분할된 창 열기 v : 비주얼 모드로 블럭 지정이 ..

[Jitter] 1. Clock Jitter - 디지털 신호에서 이상적인 신호와 실제 신호의 차이입니다. - Jitter는 신호의 주기, 주파수, 위상, duty cycle, 또는 다른 timing 특성 등의 불안정성을 나타냅니다. - Clock edge가 range 내에 도착할 수 있기 때문에 두 개의 연속 clock edge 사이의 차이가 해당 cycle의 순간적 주기를 결정합니다. 따라서 timing 분석을 이야기할 때 clock jitter가 중요합니다. - Jitter의 원인은 PLL loop noise, power supply ripples, thermal noise, crosstalk 등이 있습니다. - Clock edge의 uncertainty는 positive와 negative edge ..

1) ESD 정의 - 정전기 방전 현상을 뜻합니다. - 반도체 부품의 주요 ESD 불량: 절연 파괴(dielectric breakdown), 금속선 손상(metallization damage), P-N 접합 불량(P-N junction failure), 가스아크방전(gaseous arc discharge) 등 2) ESD 평가 고려사항 - 부품의 생산, 저장 및 사용 환경에서 크기 또는 발생 빈도의 ESD가 발생하는지를 알아야합니다. - 부품이 손상을 받을 수 있는 ESD 전압 레벨을 고려해야합니다. 즉, 불량임계치를 시험을 통하여 평가하는 것입니다. 3) ESD 모델 - 인체 모델(Human Body Model) 전하로 충전된 사람의 손이 장치의 lead에 닿았을 때 장치를 통하여 접지로 전하가 방전되..

+ 생각나는 대로 정리해보는 Synthesis + 우선 Synthesis란 무엇일까요? - high level의 RTL을 구현 가능한 low level의 netlist로 바꾸는 과정입니다. - ASIC 설계에서 가장 중요한 PPA (Power, Performance, Area)를 최적화하는 프로세스입니다. - Input : RTL, Technology libraries, Constraints (Environment, clocks, IO delays 등), UPF(Power intent for power aware synthesis) 가 있음 - Output : Netlist, SDC, Reports, UPF(Unified Power Format) 등 - Synthesis할 때 쓰는 대표적인 tool : ..