+ 생각나는 대로 정리해보는 Synthesis + 우선 Synthesis란 무엇일까요? - high level의 RTL을 구현 가능한 low level의 netlist로 바꾸는 과정입니다. - ASIC 설계에서 가장 중요한 PPA (Power, Performance, Area)를 최적화하는 프로세스입니다. - Input : RTL, Technology libraries, Constraints (Environment, clocks, IO delays 등), UPF(Power intent for power aware synthesis) 가 있음 - Output : Netlist, SDC, Reports, UPF(Unified Power Format) 등 - Synthesis할 때 쓰는 대표적인 tool : ..